Pipelined RISC-V Processor

Overview

컴퓨터구조 수업 최종 프로젝트. 64비트 데이터패스의 5단(IF·ID·EX·MEM·WB) 파이프라인 RISC-V 프로세서를 Quartus 상위 회로도와 Verilog 모듈로 구성했다. 단계 사이 파이프라인 레지스터, opcode·funct 기반 제어 유닛, 데이터 해저드를 피하는 포워딩 유닛, 레지스터 파일·메모리·ALU를 연결하고 add/sub/and/or·ld·sd·beq 명령 시퀀스를 로직 시뮬레이션으로 검증했다.

Highlights

• IF/ID · ID/EX · EX/MEM · MEM/WB 파이프라인 레지스터 설계
• 제어 유닛 + ALU 제어, 포워딩 유닛으로 데이터 해저드 처리
• R/I/S/SB 타입 명령 시퀀스 로직 시뮬레이션 검증

Timeline

Tech Stack

</>Verilog · Quartus 회로도 · RISC-V